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免费下载抢答器设计

  • 资源类别:论文
  • 资源分类:电子电工
  • 适用专业:FPGA
  • 适用年级:大学
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  • 文件格式:word
  • 文件大小:150.04KB
  • 上传时间:2009-9-25 12:02:59
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资料简介
抢答器设计
抢答器在各类竞赛中的必备设备,有单路输入的,也有组输入方式,本设计以FPGA 为基础设计了有三组输入(每组三人),具有抢答计时控制,能够对各抢答小组成绩进行相应加减操作的通用型抢答器;现行的抢答器中主要有两种:小规模数字逻辑芯片译码器和触发器来做,另外一种用单片机来做;小规模数字逻辑电路比较复杂,用单片机来做随着抢答组数的增加有时候存在I/O 口不足的情况;本设计采用FPGA 来做增强了时序控制的灵活性,同时由于FPGA 的I/O 端口资源丰富,可以在本设计基础上稍加修改可以设计具有多组输入的抢答器。
功能描述
本文设计了一个通用型电子抢答器:三个参赛队,每个队有三个成员,各自可手动按按钮申请抢答权;回到正确加1 分,回答错误减1 分,违规抢答减1分,不抢答不加分不扣分;用4 位LED 的左边2 位显示抢答组号及抢答计时时间,右边2 位显示相应组的成绩。
抢答器具体功能如下:
1、可同时进行三组每个小组三人的抢答, 用9 个按钮Group1_1,Group1_2,Group1_3,Group2_1,Group2_2,Group2_3,Group3_1,Group3_2,Group3_3 表示;
2、设置一个抢答控制开关Start,该开关由主持人控制;只有当主持人按下开始键才能抢答;在按开始按钮前抢答属于违规;
3、抢答器具有定时抢答功能,且一次抢答的时间设定为30 秒。当主持人启动"
......
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  • 抢答器设计
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